PCIe 5.0 vs. PCIe 6.0 erklärt: Zentrale Herausforderungen für die Leiterplattenfertigung in KI-Rechenzentren
Inhaltsverzeichnis
- Einleitung: PCIe-Evolution und die Anforderungen von KI-Rechenzentren
- Was ist PCIe 5.0?
- Was ist PCIe 6.0?
- Warum KI-Rechenzentren PCIe 5.0 und 6.0 benötigen
- Herausforderungen hinsichtlich der Signalintegrität: PCIe 5.0 vs. 6.0
- Material- und Prozessauswahl für Hochgeschwindigkeits-Leiterplatten
- Wie man PCIe 6.0 PAM4-Signalisierung auf Leiterplatten implementiert
- Test- und Validierungsmethoden
- Fallstudie und Leistungsübersicht des Werks
- Schlussfolgerung und Empfehlungen
- Häufig gestellte Fragen (FAQ)
PCIe-Evolution und Anforderungen an KI-Rechenzentren
PCI Express (PCIe) ist einer der wichtigsten Hochgeschwindigkeits-Verbindungsstandards in Servern und GPU-Clustern.
Was ist PCIe 5.0?
PCIe 5.0, eingeführt im Jahr 2019, erhöhte die Datenraten auf 32 GT/s und ermöglichte so etwa 4 GB/s pro Lane und bis zu 64 GB/s für einen voll ausgebauten x16-Steckplatz. Es verwendet weiterhin NRZ-Signalisierung (Non-Return-to-Zero) und gewährleistet damit die Abwärtskompatibilität.
Was ist PCIe 6.0?
PCIe 6.0, veröffentlicht im Jahr 2022, verdoppelt die Geschwindigkeit auf 64 GT/s und bietet damit beeindruckende 128 GB/s für x16 Lanes. Die wichtigste Neuerung ist der Wechsel zu PAM4 (Pulsamplitudenmodulation mit 4 Pegeln) und die Integration von FEC (Vorwärtsfehlerkorrektur) zur Minimierung von Bitfehlern. Dieser Übergang erhöht die Komplexität des Leiterplattendesigns erheblich, insbesondere im Hinblick auf die Signalintegrität.
Warum KI-Rechenzentren PCIe 5.0 und 6.0 benötigen
KI-Training und -Inferenz erfordern ultraschnelle Verbindungen zwischen GPUs und CPUs. PCIe 5.0 und PCIe 6.0 bieten die Bandbreite, auf die KI-Rechenzentren angewiesen sind. Mit steigender GPU-Dichte nehmen die Herausforderungen an die Signalintegrität auf Leiterplatten zu, wodurch fortschrittliche Fertigungstechnologien unerlässlich werden.
Herausforderungen hinsichtlich der Signalintegrität: PCIe 5.0 vs. 6.0
Einfügungsdämpfung
Bei PCIe 5.0 liegt die Toleranz für die Einfügungsdämpfung bei etwa 28–30 dB, PCIe 6.0 erfordert jedoch deutlich strengere Grenzwerte, oft unter 20 dB. Die dielektrischen Verluste (Df) der Leiterplattenmaterialien und die Leiterbahnlänge beeinflussen direkt die Signalstabilität.
Übersprechen und Impedanzkontrolle
Bei der PAM4-Signalisierung halbiert sich die Amplitude, wodurch Übersprechen und Reflexionen problematischer werden. Die Leiterplattenfertigung muss die differentielle Impedanz innerhalb von 85 ± 5 Ω einhalten, was engere Abstandsregeln und Abschirmungsstrategien erfordert.
Herausforderungen bei der differenziellen Routenführung und Layoutgestaltung
Die Leiterbahnlängen in PCIe 6.0 müssen minimiert werden. Jede Leiterbahn, die länger als 10 Zoll ist, erfordert verlustarme Materialien oder den Einsatz von Retimern, um die Signalintegrität zu gewährleisten.
Material- und Prozessauswahl für Hochgeschwindigkeits-Leiterplatten
FR4 vs. Hochfrequenz-/Hochgeschwindigkeitsmaterialien
Das herkömmliche FR4 hat Probleme mit PCIe 6.0. Fortschrittliche Materialien wie Megtron 6, Tachyon 100G und Isola I-Tera MT40 bieten niedrigere Dk/Df-Werte und eignen sich daher für die PAM4-Signalisierung.
Hochgeschwindigkeits-Leiterplatten: Auswahl der Beschichtungsdicke und der Kupferfolie
Eine zu hohe Kupferdicke erhöht die Einfügungsdämpfung. Die Beschichtungsdicke von Hochgeschwindigkeits-Leiterplatten beträgt typischerweise 1 oz oder weniger, wobei glatte Kupferfolie verwendet wird, um die Oberflächenrauheit zu reduzieren und die Signalqualität zu verbessern.
Wie man PCIe 6.0 PAM4-Signalisierung auf Leiterplatten implementiert
Die Implementierung von PAM4 erfordert eine umfassende Optimierung von Materialien, Routing und Steckverbindern. Augendiagramm-Simulationen validieren die Leistungsfähigkeit, während ein sorgfältiges Via-Management Diskontinuitäten minimiert.
Test- und Validierungsmethoden
- Die Konformitätsprüfung gewährleistet die PCIe 6.0-Kanalkonformität.
- Die Augendiagrammanalyse prüft die Signalaugenöffnungen
- TX/RX-Kalibrierung mit FEC reduziert Bitfehlerraten
- CEM-Tests bestätigen die Interoperabilität auf Systemebene
Fallstudie und Leistungsübersicht des Werks
Unsere Expertise in der Leiterplattenfertigung für KI-Rechenzentren umfasst:
- Massenproduktion mit verlustarmen Laminaten
- Hochgeschwindigkeits-Routing- und Impedanzkontrollfunktionen
- Fallstudien, die eine Reduzierung der Bitfehlerrate (BER) um 40 % und eine Verbesserung der Latenz um 12 % bei GPU-Verbindungen belegen
Empfehlungen
PCIe 5.0 und PCIe 6.0 revolutionieren die Leiterplattenfertigung für KI-Rechenzentren. Entwicklungsingenieure sollten Hochgeschwindigkeitsmaterialien, optimierte Leiterbahnführung und robuste Simulationen priorisieren. Einkaufsverantwortliche müssen mit Leiterplattenherstellern zusammenarbeiten, die Erfahrung mit Hochfrequenz- und Hochgeschwindigkeitsdesigns haben.
Häufig gestellte Fragen (FAQ)
Frage 1: Was sind die Hauptunterschiede zwischen PCIe 5.0 und PCIe 6.0?
A1: Die Geschwindigkeit erhöht sich von 32 GT/s auf 64 GT/s durch die Einführung von PAM4 und FEC.
Frage 2: Warum stellen KI-Rechenzentren höhere Anforderungen an die Leiterplattenfertigung?
A2: Der Umfang des GPU-Clusters ist groß, die Verbindungskanäle sind lang und die Herausforderungen an die Signalintegrität sind erheblich.
Frage 3: Welche Materialien werden üblicherweise für Hochgeschwindigkeits-Leiterplatten verwendet?
A3: Megtron 6, Tachyon 100G, I-Tera MT40.
Frage 4: Wie lässt sich der Signalverlust bei PCIe 6.0 reduzieren?
A4: Wählen Sie verlustarme Materialien, kontrollieren Sie die Leiterbahnlänge und verwenden Sie Retimer.
Frage 5: Beeinflusst die Schichtdicke der Hochgeschwindigkeits-Leiterplattenbeschichtung die Signale?
A5: Ja, eine zu große Kupferdicke erhöht die Verluste. Verwenden Sie glattes Kupfer mit der passenden Dicke.
Frage 6: Wie lässt sich die PCIe-Kanal-Performance auf Mainboards für KI-Rechenzentren validieren?
A6: Durch Konformitätsprüfung, Augendiagrammanalyse und FEC-Kalibrierung.
