माइक्रो पोरस पीसीबी

लेजर वा प्लाज्मा एचिङ प्रविधि प्रयोग गरेर निर्मित प्रिन्टेड सर्किट बोर्ड (PCB) जसको व्यास ०.१५ मिमी भन्दा सानो हुन्छ (उद्योगले सामान्यतया ०.१ मिमी मानकको रूपमा प्रयोग गर्दछ), उच्च-घनत्व अन्तरसम्बन्धको लागि प्रयोग गरिन्छ।

प्वालको व्यास साधारण PCB हरूको तुलनामा ५०% भन्दा सानो छ, लाइन चौडाइ/स्पेसिङ ३०μm/३०μm पुग्न सक्छ, तार घनत्व २-३ गुणाले बढेको छ, र यो उच्च-फ्रिक्वेन्सी र उच्च-गति सिग्नल प्रसारणको लागि उपयुक्त छ।

प्रक्रिया अनुसार, तिनीहरूलाई ब्लाइन्ड भियास (एकल-पक्षीय चालन), गाडिएको भियास (आन्तरिक चालन), र थ्रु भियास (सम्पूर्ण बोर्ड मार्फत) मा विभाजित गरिएको छ। सामान्य ब्लाइन्ड भियास दायरा ५०-१००μm छ।

स्मार्टफोनहरू (६०% भन्दा बढीको लागि लेखांकन), ५G बेस स्टेशनहरू, सर्भर मदरबोर्डहरू, र एआई चिप प्याकेजिङ जस्ता उच्च-घनत्व एकीकरण परिदृश्यहरूमा व्यापक रूपमा प्रयोग गरिन्छ।

यो १९९० को दशकमा लेजर ड्रिलिंग प्रविधिको परिपक्वता पछि देखा पर्‍यो। हालको मुख्यधारा प्रक्रियाले ३०μm प्वाल व्यास प्राप्त गर्न सक्छ, र न्यूनतम प्वाल व्यास रेकर्ड १५μm छ।

औद्योगिक ठूलो मात्रामा उत्पादनको लागि न्यूनतम प्वाल व्यास ५०μm पुग्न सक्छ, र प्रयोगशाला सीमा १५μm छ, तर प्वाल व्यास घट्दै जाँदा लागत तीव्र रूपमा बढ्छ।

सामान्यतया, पक्ष अनुपात १:१ भन्दा बढी हुँदैन, र विशेष प्रक्रियाहरू १:०.८ सम्म पुग्न सक्छन्। धेरै उच्च पक्ष अनुपातले कमजोर इलेक्ट्रोप्लेटिंग फिलिंग निम्त्याउने सम्भावना हुन्छ।

इलेक्ट्रोलेस कपर प्लेटिङ तहको अखण्डता सुनिश्चित गर्न र सर्ट सर्किटको जोखिम कम गर्न सिफारिस गरिएको न्यूनतम दूरी ≥80μm हो।

सिग्नल ट्रान्समिशन गुणस्तर सुनिश्चित गर्न ५०-७५μm मा इन्टरलेयर डाइइलेक्ट्रिक मोटाई नियन्त्रण गर्दै कोर बोर्डहरू र प्रिप्रेगहरूको वैकल्पिक स्ट्याकिङ प्रयोग गर्न सिफारिस गरिन्छ।

प्वालको परजीवी क्षमता (विशिष्ट मान

BGA फ्यान-आउटको लागि, ब्लाइन्ड भिया डिजाइनलाई प्राथमिकता दिइन्छ। प्रत्येक प्याड १-२ माइक्रोभियासँग मेल खान्छ, र फ्यान-आउट लाइन चौडाइ ४०μm भन्दा कम हुँदैन।

प्लेनहरू बीचको प्रतिबाधा कम गर्न, ≤5 मिमीको दूरी राखेर, माइक्रोभिया मार्फत पावर/ग्राउन्ड प्लेनहरू बीच बहु-बिन्दु जडान महसुस गर्नुहोस्।

ताप प्रवाह दक्षता सुधार गर्न, प्वाल व्यास ≥80μm सहित, ताप अपव्यय भियासको घनत्व बढाउनुहोस् (≥१० भियास/सेमी² सिफारिस गरिएको),।

सोल्डर मास्कको मसीले प्वाललाई रोक्नबाट रोक्नको लागि सोल्डर मास्कको खोल्ने ठाउँ प्रत्येक छेउको प्वालको व्यास भन्दा २०-३०μm ठूलो हुनुपर्छ।

तार तहहरूको संख्या बढाउन निर्माण प्रक्रिया अपनाउनुहोस्, र थ्रु भियाको सट्टा अन्धा र गाडिएको भिया प्रयोग गर्नुहोस्, जसले तार घनत्व ३०% भन्दा बढी बढाउन सक्छ।

लेजर ड्रिलिंग (CO₂, UV लेजर), प्लाज्मा एचिंग, र मेकानिकल ड्रिलिंग (ठूला प्वाल व्यासहरूको लागि मात्र उपयुक्त) सहित, लेजर ड्रिलिंगले ८०% भन्दा बढीको लागि लेखांकन गर्दछ।

CO₂ लेजर कम लागतमा ०.०७५-०.१५ मिमीको प्वाल व्यासको लागि उपयुक्त छ; UV लेजरले माइक्रोभियस

CO₂ लेजरको ड्रिलिंग गति प्रति मिनेट लगभग ५,०००-१०,००० प्वाल हुन्छ, र UV लेजरको गति प्रति मिनेट लगभग २०००-५,००० प्वाल हुन्छ।

लेजर ड्रिलिंगको स्थिति शुद्धता ±२५μm छ, मेकानिकल ड्रिलिंगको ±५०μm छ, र UV लेजरले ±१५μm को उच्च परिशुद्धता प्राप्त गर्न सक्छ।

नाइट्रोजन-सहायता प्राप्त लेजर ड्रिलिंगले ५μm भित्रको बुरको उचाइ नियन्त्रण गर्न सक्छ, वा प्लाज्मा डिसमिअरिङ प्रयोग गर्न सकिन्छ।

तामा प्लेटिङको मोटाई २५-३५μm मा नियन्त्रण गरी प्वालबाट इलेक्ट्रोप्लेटिंग प्रक्रिया आवश्यक पर्दछ, र प्वालमा तामाको मोटाईको एकरूपता ≥८५% भन्दा कम हुनुपर्छ।

प्रवाहकीय आधार प्रदान गर्न इन्सुलेटिङ प्वालको भित्तामा ०.३-०.५μm तामाको तह राख्नुहोस्। सक्रियता घोलमा प्यालेडियम आयनहरूको सांद्रता २-५ppm मा नियन्त्रण गर्न आवश्यक छ।

ल्यामिनेशनको तापक्रम १८०-२१० डिग्री सेल्सियस, दबाब ३००-५०० पीएसआई, र तताउने दर १-२ डिग्री सेल्सियस/मिनेट छ जसले गर्दा डाइइलेक्ट्रिक तहको एकरूप उपचार सुनिश्चित हुन्छ।

भ्याकुम डिग्री -९५ केपीए भन्दा कम हुनुपर्छ। ल्यामिनेशन गर्नु अघि प्रिप्रेगलाई बी-स्टेजमा प्रि-क्युर गर्नुहोस्, र बबल दोष दरलाई ०.५% भन्दा कम गर्न सकिन्छ।

सामान्यहरूमा इमर्सन सुन (मोटाई ०.०५-०.१μm), OSP (फिल्म मोटाई ०.२-०.५μm), र इमर्सन चाँदी (०.१-०.३μm) समावेश छन्। इमर्सन सुनको विश्वसनीयता सबैभन्दा बढी हुन्छ।

मसीको चिपचिपाहटलाई ८०-१२०Pa・s मा नियन्त्रण गर्न र प्वालहरूमा मसीको अवशेषलाई रोक्न भ्याकुम प्लगिङ प्रक्रिया प्रयोग गर्न आवश्यक छ, प्वाल अवरुद्ध दर ≤१% सँग।

आकार शुद्धता आवश्यकता

खस्रो प्वालको पर्खाल (खस्रोपन Ra >१.५μm), प्वालहरूमा खाली ठाउँहरू (खस्रो अनुपात >५%), प्वाल विचलन (>±३०μm), आदि सहित।

ड्रिलिंग अवशेषहरू हटाउन प्लाज्मा सफाई प्रयोग गरिन्छ, ताकि प्वालको भित्ताको सतहको खुरदरापन Ra ≤1.0μm होस्।

परिपक्व प्रक्रियाहरू अन्तर्गत समग्र उपज लगभग ८५-९२% हुन्छ। प्वालको व्यास जति सानो हुन्छ, उपज त्यति नै कम हुन्छ। ५०μm माइक्रोभियाको उपज लगभग ८०% हुन्छ।

FR-4 (डाइइलेक्ट्रिक स्थिरांक ४.२-४.५), उच्च-गति बोर्डहरू (जस्तै रोजर्स ४३५०B, Dk=३.६६), BT रेजिन, आदि सहित।

उच्च-गति बोर्डहरूमा कम हानि ट्यान्जेन्ट (Df

ल्यामिनेशन पछि डाइइलेक्ट्रिकको एकरूपता सुनिश्चित गर्न ग्लु सामग्री ४०-५०% र तरलता २०-३०% मा नियन्त्रण गरी इन्टरलेयर बन्धनको लागि प्रयोग गरिन्छ।

भित्री तहको लागि, १८μm वा ३५μm तामाको पन्नी सिफारिस गरिन्छ। बाहिरी तहको लागि, सिग्नल हानि कम गर्न १८μm प्रयोग गर्न सकिन्छ। HDI बोर्डहरूले प्रायः ९μm अल्ट्रा-पातलो तामाको पन्नी प्रयोग गर्छन्।

यसले तापक्रम प्रतिरोध (२६०℃/१० सेकेन्डमा पिलिङ नगर्ने), इन्सुलेशन प्रतिरोध (>१०^१२Ω), र आसंजन (क्रस-कट परीक्षण स्तर ०) पूरा गर्न आवश्यक छ।

सिग्नल ट्रान्समिशन नोक्सान कम गर्नको लागि रफनेस Ra

PTFE-आधारित बोर्डहरू जस्ता कम डाइइलेक्ट्रिक स्थिरांक (Dk

तिनीहरूले RoHS २.० निर्देशनको पालना गर्न आवश्यक छ, जसमा हलोजन सामग्री (क्लोरीन + ब्रोमिन)

FR-4 आधार सामग्रीको लागत सबैभन्दा कम हुन्छ। उच्च-गति बोर्डहरूको लागत FR-4 को भन्दा ३-५ गुणा बढी हुन्छ, र BT रेजिन बीचमा हुन्छ।

आधारभूत सामग्रीलाई २५ डिग्री सेल्सियसभन्दा कम तापक्रम र

दृश्य निरीक्षण, प्वाल व्यास मापन, प्वाल तामा मोटाई परीक्षण, प्रतिबाधा परीक्षण, र क्रस-सेक्शन विश्लेषण सहित।

दुई-आयामी छवि मापन उपकरण (शुद्धता ±1μm) वा स्क्यानिङ इलेक्ट्रोन माइक्रोस्कोप (SEM) प्रयोग गर्नुहोस्। ब्याच पत्ता लगाउन स्वचालित अप्टिकल निरीक्षण (AOI) प्रयोग गर्न सकिन्छ।

IPC मापदण्ड अनुसार प्वालमा रहेको तामाको मोटाई ≥20μm हुनुपर्छ, र औसत तामाको मोटाई र न्यूनतम तामाको मोटाईको अनुपात ≤1.5 हुनुपर्छ, जुन मेटालोग्राफिक क्रस-सेक्शन विधिद्वारा पत्ता लगाइन्छ।

१-१०GHz को परीक्षण फ्रिक्वेन्सी दायरा भएको नेटवर्क विश्लेषक प्रयोग गर्नुहोस्, र प्रतिबाधा विचलन ±१०% भित्र नियन्त्रण गर्नुपर्छ।

यसले ±५μm को स्लाइसिङ शुद्धताको साथ प्वालको भित्ताको गुणस्तर, तामाको तहको मोटाई, र इन्टरलेयर बन्धन अवस्था दृश्यात्मक रूपमा अवलोकन गर्न सक्छ।

थर्मल स्ट्रेस टेस्ट (२६०℃/१० पटक), सहनशील भोल्टेज टेस्ट (५००V DC/१ मिनेट), र तापक्रम-आद्रता चक्र टेस्ट (-४०℃~८५℃) सहित।

थर्मल झट्का परीक्षण (२८८℃/१० पटक) पछि प्वालको भित्ता चर्किएको छ कि छैन हेर्नुहोस्, र दरारको लम्बाइ

सूक्ष्म संरचना अवलोकन गर्न SEM, तत्व संरचना पत्ता लगाउन ऊर्जा-वितरण स्पेक्ट्रोस्कोपी (EDS), र आन्तरिक दोषहरू पत्ता लगाउन एक्स-रे प्रयोग गर्नुहोस्।

प्वालहरूमा खाली ठाउँहरू कम गर्न, सोल्डर मास्क तहको आसंजनलाई बलियो बनाउन र वातावरणीय कारकहरूले गर्दा हुने इलेक्ट्रोकेमिकल माइग्रेसनबाट बच्न इलेक्ट्रोप्लेटिंग प्रक्रियालाई अनुकूलन गर्नुहोस्।

सामान्य प्रयोगको अवस्थामा, यो ५-१० वर्षसम्म पुग्न सक्छ, र कठोर वातावरण (उच्च तापक्रम, उच्च आर्द्रता) ले यसलाई २-३ वर्षमा छोट्याउनेछ।

SMT पेस्टिङ, BGA वेल्डिङ, र कम्पोनेन्ट इन्सर्सन सहित, ±५०μm को SMT पेस्टिङ शुद्धता आवश्यकता सहित।

कम्पोनेन्टहरूलाई माइक्रोभिया भत्किनबाट रोक्नको लागि ०.५-१.० किलोग्राम/सेमी² मा टाँस्ने चाप नियन्त्रण गर्न आवश्यक छ, र रिफ्लो ओभन कर्भको शिखर तापक्रम २३०-२४५ डिग्री सेल्सियस छ।

सोल्डर बलहरू (

सोल्डर पेस्ट प्रिन्टिङ मोटाई (१००-१२०μm) लाई अप्टिमाइज गर्नुहोस्, नाइट्रोजन-सुरक्षित रिफ्लो सोल्डरिङ प्रयोग गर्नुहोस्, र अक्सिजन सामग्री

प्वालको भित्तामा रहेको तामाको तहलाई फुत्कनबाट रोक्नको लागि पुन: कामको तापक्रम २६० डिग्री सेल्सियसभन्दा कम नियन्त्रण गर्नुपर्छ, र समय

२५-३५ मिमीको सोल्डर वेभ उचाइ भएको, डबल-वेभ सोल्डरिंग वा सेलेक्टिभ वेभ सोल्डरिंग आवश्यक पर्ने प्वाल व्यास ≥०.३ मिमी भएका माइक्रोभियाहरूका लागि उपयुक्त।

२१७℃ को पग्लने बिन्दु, फ्लक्स गतिविधि स्तर RMA, र अवशेष इन्सुलेशन प्रतिरोध >१०^१०Ω भएको लिड-मुक्त सोल्डर पेस्ट (SnAgCu मिश्र धातु) लाई प्राथमिकता दिनुहोस्।

सोल्डर पेस्टको धातुको मात्रा ९०-९२% मा घटाउनुहोस्, स्टेन्सिल खोल्ने डिजाइनलाई अनुकूलन गर्नुहोस्, र सोल्डर मनका दोष दरलाई ०.१% भन्दा कम गर्न सकिन्छ।

अवशेष आयन सांद्रता

पत्ता लगाउने शुद्धता ±२५μm र कन्ट्रास्ट थ्रेसहोल्ड ३०-५०% मा सेट गर्नुहोस्, जसले ९५% भन्दा बढी एसेम्बली दोषहरू पत्ता लगाउन सक्छ।

सामग्री लागत ४०-५०%, प्रशोधन लागत ३०-४०%, र निरीक्षण र प्याकेजिङ लागत १०-२०% हुन्छ।

प्वालको व्यास, तहहरूको संख्या, सतह उपचार प्रक्रिया, सामग्रीको प्रकार। न्यूनतम प्वालको व्यासमा प्रत्येक १०μm कटौतीले लागत १५-२०% ले बढाउँछ।

तहहरूको संख्या घटाउन, मानकीकृत सामग्रीहरू प्रयोग गर्न र उत्पादन ब्याचहरू बढाउन डिजाइनलाई अनुकूलन गर्नुहोस्, जसले लागत १०-३०% घटाउन सक्छ।

परम्परागत प्रक्रियाहरूको लागि उत्पादन चक्र ७-१० दिनको हुन्छ, र तत्काल अर्डरहरू ३-५ दिनमा संकुचित गर्न सकिन्छ, तर लागत २०-३०% ले बढ्छ।

स्वचालित उत्पादन लाइनहरू अपनाउनुहोस्, प्रक्रिया प्रवाहलाई अनुकूलन गर्नुहोस्, र लेजर ड्रिलिंग उपकरणहरूको उपयोग दर ८०% भन्दा बढीमा बढाउनुहोस्।

उपकरण कन्फिगरेसन र प्रक्रिया जटिलतामा निर्भर गर्दै, एकल उत्पादन लाइनको मासिक उत्पादन क्षमता लगभग 5,000-10,000㎡ हुन्छ।

साना ब्याचहरूको लागत (१०००㎡), मुख्यतया मेसिन सेटअप र निश्चित लागत विनियोजनको कारणले।

क्षेत्रफल (युआन/㎡), तहहरूको संख्या, प्वालको व्यास, आदि अनुसार व्यापक रूपमा गणना गरिएको। सामान्य ८-तह ०.१ मिमी माइक्रोभिया बोर्डको प्रशोधन शुल्क लगभग २०००-३००० युआन/㎡ हुन्छ।

DFM डिजाइन अप्टिमाइजेसन मार्फत, कार्यसम्पादन पूरा गर्ने आधारमा सहिष्णुता आवश्यकताहरूलाई आराम गर्नाले लागत १५% भन्दा बढी घटाउन सकिन्छ।

पूर्ण उत्पादन लाइन उपकरणमा लगानी लगभग १०-२० मिलियन युआन हुन्छ, जसमा लेजर ड्रिलिंग मेसिन, इलेक्ट्रोप्लेटिंग लाइन, ल्यामिनेटर, आदि समावेश छन्।

सानो प्वाल व्यास (२० तहहरू), कम क्षति, र एकीकृत प्याकेजिङ तर्फ विकास गर्दै।

चिप स्ट्याकिङ आवश्यकताहरू पूरा गर्न ठाडो अन्तरसम्बन्ध प्वाल व्यास

प्रक्रिया प्यारामिटर अप्टिमाइजेसन र बुद्धिमानी दोष पत्ता लगाउन प्रयोग गरिन्छ, जसले उत्पादन ५-१०% र पत्ता लगाउने दक्षता ३०% ले बढाउन सक्छ।

१०μm प्वाल व्यासको प्रयोगशाला निर्माण हासिल गरिएको छ, तर ठूलो मात्रामा उत्पादनले सामग्री, उपकरण र लागत चुनौतीहरूको सामना गर्दछ।

उच्च-घनत्व अन्तरसम्बन्ध मार्फत चिप्स र PCB हरू बीच निर्बाध जडान प्राप्त गर्नुहोस्, सिग्नल प्रसारण मार्गहरू छोटो पार्नुहोस्, र प्रणाली कार्यसम्पादन सुधार गर्नुहोस्।

वातावरणमैत्री सामग्री र प्रक्रियाहरू प्रयोग गर्नुहोस्, फोहोर पानीको निष्कासनमा भारी धातुको मात्रा

सिग्नल ट्रान्समिशन संरचनाहरूलाई अनुकूलन गर्न कम डाइइलेक्ट्रिक स्थिरांक (Dk＜3.0), अति-कम हानि (Df＜0.001) सामग्रीहरू, र प्वाल व्यासहरू आवश्यक पर्दछ।

झुकाउने क्रममा प्वाल पर्ने भित्ता फुट्ने र तामाको तह पिलिने समस्याहरू समाधान गर्न आवश्यक छ, जसको झुकाउने त्रिज्या ≥3 मिमी हुनुपर्छ।

डिजिटल कारखानाहरू मार्फत पूर्ण-प्रक्रिया अनुगमन र स्वचालित उत्पादन प्राप्त गर्नुहोस्, उत्पादन दक्षता ५०% भन्दा बढीले बढाउनुहोस्।

क्वान्टम सिग्नल प्रसारण सुनिश्चित गर्न सबमाइक्रोन स्तरमा प्वाल व्यास र रेखा चौडाइ नियन्त्रित गरी अत्यन्त कम क्षति र उच्च स्थिरता अन्तरसम्बन्ध आवश्यक पर्दछ।

चिप्स, क्यामेरा, आदिको उच्च-घनत्व एकीकरण प्राप्त गर्न ०.०७५ मिमीको प्वाल व्यास भएका ६-१० तहका HDI बोर्डहरू प्रयोग गर्नुहोस्, जसले मोबाइल फोन मदरबोर्ड लागतको ३०-४०% ओगटेको छ।

कम-क्षति बोर्डहरू (Df＜0.003), 28GHz भन्दा माथिको फ्रिक्वेन्सी ब्यान्ड समर्थन, र घनत्व ≥15 vias/cm² मार्फत ताप अपव्यय आवश्यक छ।

धेरै प्रोसेसरहरूको उच्च-गतिको अन्तरसम्बन्ध पूरा गर्न, स्टबहरू हटाउन ब्याक-ड्रिलिंग प्रविधि प्रयोग गर्न, र सिग्नल प्रसारण ढिलाइ

AEC-Q100 प्रमाणीकरण, तापक्रम प्रतिरोध दायरा -४०℃~१२५℃, र १०००-घण्टा नुन स्प्रे परीक्षण पास गर्नुहोस्।